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{{DISPLAYTITLE:Open3S500E用户手册}}
== 概述 ==

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本用户手册描述了微雪电子Xilinx Spartan-3E FPGA系列开发板[http://{{SERVERNAME}}/Left_Column/XILINX_DevelopmentBoard.htm Xilinx系列开发板] Open3S500E[[Open系列开发板简介]]的设计原理和示例使用教程，旨在帮助用户快速上手入门。

== 硬件设计 ==

本章节主要讲解Core3S500E最小核心板硬件的设计思路，带你见证XC3S500E从一个芯片蜕变到Core3S500E电路板的过程。

从核心板的简介图可以看到除了主控芯片外，还有AMS1117稳压器件、XCF04S串行FLASH器件、晶振、JTAG接口、LED和按键等器件。那么这些器件是如何与XC3S500E连接在一起的，为什么要这样连接？都发挥着什么作用？

=== 电源电路 ===

电源电路是Core3S500E板子能够正常工作最基本的电路。查芯片手册可知，XC3S500E需要1.2V电压供给内部逻辑电压（VCCINT）,需要2.5V来供给PLL模拟电压（Vccaux）,另外IO电压（VCCO_0/1/2/3）可接入1.2 V、1.5 V、1.8 V、2.5 V和3.3 V等不同的电压来给每个片区提供不同的电压标准。因此，在设计上，把输入的5V电压分别转换为3.3V、2.5、1.2V等来维持板子正常工作。同时为了方便检测电源的工作状态，板子在3.3V电源输出处接上LED发光二极管（电源指示灯）。电源电路原理图如下：

[[File:Core3S500E-Power-Supply-Circuit.png|600px|电源电路]]

{| class="wikitable"
|-
! <font color="Black">引脚名称</font>
! <font color="Black">描述</font>
|-
| 5V
| 外部输入5V供电电压
|-
| VCC3.3
| 经AMS1117-3.3稳压器件转压的3.3V电压，一般用于供给时钟、配置电路等电压和特殊功能引脚高电平等。
|-
| VCC2.5
| 经AMS1117-2.5稳压器件转压的2.5V电压，一般用于供给Vccaut、VCCO_X电压等。
|-
| VCC1.2
| 经AMS1117-1.2稳压器件转压的1.2V电压，一般用于供给的VCCINT、VCCO_X等。
|}

=== 时钟电路 ===
在FPGA设计中时钟的最好解决方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就应该尽量在设计项目中采用全局时钟，FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的时间延时。在设计中我们用到一个全局时钟口CLK，由于它是单个时钟口，所以我们考虑用有源晶振时钟作为外部时钟来源。板子采用的是50MHz的晶振，为系统提供精准的时钟源，其原理图如下：<br />

[[File:FPGA-Clock-Circuit.png|350px|时钟电路]]<br />

{| class="wikitable" 
|-
! <font color="Black">引脚名称</font> !! <font color="Black">描述</font>
|-
| CLK || 时钟输入
|}

=== 复位电路 ===
复位电路包括RST复位电路和nCONFIG重置电路。RST复位采用RESET按键开关构成的阻容复位电路，按下后，低电平有效产生复位信号。nCONFIG重置电路则由nCONFIG按键来触发，按下后可以使FPGA进行重新配置而不需要重启板子电源。其原理图如下：<br />

[[File:Xilinx-RST-CONFIG-Circuit.png|400px|复位电路]]

{| class="wikitable" 
|-
! <font color="Black">引脚名称</font> !! <font color="Black">描述</font> 
|-
| RESET || 低电平复位
|-
| PROG_B || 低电平复位,恢复逻辑高电平即重新配置 
|}

=== 配置/下载接口 ===
配置又称加载或下载，是对FPGA内容进行编程的一个过程。每次上电后需要进行配置是基于SRAM工艺FPGA的一个特点。在FPGA内部，有许多可编程的多路器、逻辑、互连线节点和RAM初始化内容等，都需要配置数据来控制。FPGA中配置RAM就起到了这样一个作用，它存放了配置数据的内容。

根据FPAG在配置电路中的角色，其配置数据可以使用3种方式载入（Download）到目标器件，这三种分别是：FPGA主动（Active）方式、FPGA被动（Passive）方法和JTAG方式。JTAG接口是一个业界标准接口，FPGA基本上都可以支持JTAG命令来配置FPGA，而且JTAG配置方式比其他任何一种配置方式优先级都高，因此，我们在板子提供了JTAG配置方式，其配置接口电路图如下所示：<br />

用户可以使用专用的Xilinx专用下载器Platform Cable USB，[[Platform Cable USB]]，进行下载调试。如需编程到XCF04S芯片需要对下载文件格式进行转换通过JTAG口对FPGA器件进行在线配置（也称可编程串行配置），详见：[[Platform Cable USB]]

[[File:Xilinx-JTAG-Circuit.png|400px|JTAG接口]]

{| class="wikitable" 
|-
! <font color="Black">引脚名称</font> !! <font color="Black">描述</font> 
|-
| TDI || 用于测试数据的输入
|-
| TDO || 用于测试数据的输出 
|-
| TMS || 模式控制管脚，决定JTAG电路内部的TAP状态机的跳转
|-
| TCK || 测试时钟，其他信号线都必须与之同步
|}

=== 配置电路 ===
为了使FPGA掉电后仍然能够保持程序数据，FPGA需要外接配置芯片，这里选用了Xilinx公司的串行FLASH存储器XCF04S。XCF04S属于增强型配置器件，容量达4Mbit,支持对大容量FPGA的单片配置，它们可以由JTAG接口进行在系统编程（In System Programming）。其对应配置电路原理图如下：<br />

[[File:Xilinx-Config-Circuit.png|700px|配置电路]]

=== LED电路 ===
板载4个用户LED，每个LED都是直接由FPGA芯片上一个引脚来驱动的，当给对应的引脚一个逻辑低电平时，点亮LED，原理图如下所示：<br />

[[File:Xilinx-LED-Circuit.png|250px]]

=== 扩展板接口 ===
这一系列Open板子采用核心板和扩展板分离的方式，这种灵活的设计模式一方面方便用户根据自己的需求自行设计外接电路，方便快捷；另一方面核心板和底板接口设计充分考虑了与其他FPGA板子的兼容和通用性，方便用户升级换代

== 开发板基本操作 ==

=== 上电和下载 ===
给Core3S500E板子供电，需要给板子上对应的5V和GND接入5V的供电电源。供电正常的情况下，PWR_LED亮起。板载了JTAG下载标准接口，可使用专用的Platform Cable USB下载器接入JTAG接口进行下载操作，详见下图。
<br/>
[[File:Core3S500E-Power-up-Download.jpg|600px|接入Platform Cable USB下载器]]<br />
<font color="red">
'''【注意】:'''接入10Pin JTAG口时需要用到转接板，转接板的箭头方向朝上接入Platform Cable USB）</font>
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