查看“在Xilinx ISE下创建编译新工程”的源代码


以下配置芯片皆以XC3S250E为例，配置下载器以Platform Cable USB为例,配置时要选对应的芯片型号与下载器

1，点击Xilinx ISE,如下图:

[[File:150318gp45loggnfpl4gag.png]]

2， 创建工程名并保存到相应文件夹,如下图:

[[File:150319b5rfmlmtsz0mllm0.png]]

3 ,如下图:

[[File:150319hi645qkoi445zki6.png]]

4，如下图:

[[File:150319hnq2auvqwwmmn2wh.png]]

5，添加一个Verilog HDL文件,如下图:

[[File:150320dpikdzz70adi30dn.png]]

6，如下图:

[[File:150320o4k6tzp030ntuttd.png]]

7， 如下图:

[[File:150320g9rhih6dj196o6k9.png]]

8，如下图:

[[File:150321w0x7tntnizfso8xd.png]]

9，Verilog HDL内的代码如下,写完代码后保存:

[[File:150321aeslnseskj09hhou.png]]

10，创建管脚配置文件,如下图:

[[File:150322u5463q4rls554irr.png]]

11，如下图:

[[File:150322l00sat4wzunartz4.png]]



12，如下图:

[[File:150322xe884jjn8nn8tnn8.png]]

13，管脚配置文件如下:

[[File:150323crppgspxrrfggzhg.png]]

14，点击如下图标开始编译:

[[File:150323sjzee2lb8myllll8.png]]